【超大規模集成電路物理設計：從圖分割到時序收斂】+【專用集成電路低功耗入門：分析、科技和規範】

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重新審視了現代晶片設計的基本算灋體系，包括網表和系統劃分、晶片規劃、佈局和佈線、時序收斂等

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商品描述

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【超大規模集成電路物理設計：從圖分割到時序收斂】

編輯推薦

適讀人群：積體電路設計人員及高校集成電路、微電子等專業學生

隨著晶片工藝進入5nm甚至2nm時代，晶片上佈置的電晶體數量越來越多，給晶片設計帶來全新的挑戰。在此背景下，作者重新審視了現代晶片設計的基本算灋體系，包括網表和系統劃分、晶片規劃、佈局和佈線、時序收斂等內容，描述了現代晶片實現流程的各個階段。本書注重基礎，全面覆蓋物理設計各個步驟裏的基本算灋，且兼顧晶片設計中的特定情况，提供了大量的工業界實用的新穎佈局、特殊類型佈線和效能驅動設計。本書每章後都精心設計了習題並提供完整的答案，還提供了原版PPT課件。本書得到了眾多業內大咖的強烈推薦。

內容簡介

在整個現代晶片設計的過程中，由於其複雜性，從而使得專業軟件的廣泛應用成為了必然。為了獲得優异結果，使用軟件的用戶需要對底層數學模型和算灋有較高的理解。此外，此類軟件的開發人員必須對相關計算機科學方面有深入的瞭解，包括算灋效能瓶頸以及各種算灋如何操作和互動。《超大規模集成電路物理設計：從圖分割到時序收斂（原書第2版）》介紹並比較了集成電路物理設計階段使用的基本算灋，其中從抽象電路設計為開始並拓展到幾何晶片佈局。更新後的第2版包含了物理設計的新進展，並涵蓋了基礎科技。許多帶有解決方案的示例和任務使得闡述更加形象生動，並有助於加深理解。

《超大規模集成電路物理設計：從圖分割到時序收斂（原書第2版）》是電子設計自動化領域中為數不多的精品，適合積體電路設計、自動化、電腦專業的高年級大學生、研究生和工程界的相關人士閱讀。

作者簡介

Andrew B.Kahng是美國加州大學聖地牙哥分校計算機科學與工程（CSE）系和電子與電腦工程（ECE）系教授，並擔任高性能計算領域的名譽主席。他曾在Cadence公司（1995～1997年）擔任訪問科學家，並且是Blaze DFM公司的創始人、董事長和首席科技官（2004～2006年）。

Jens Lienig是德國德勒斯登工業大學（TUD）電氣工程教授。他也是TUD機電與電子設計研究所的所長。他曾在Tanner Research公司（1996～1999年）和Robert Bosch公司（1999～2002年）擔任專案經理。

Igor L.Markov是IEEE會士和ACM傑出科學家。除了在美國密歇根大學擔任電氣工程與計算機科學教授外，他還曾在穀歌公司（2014～2017年）工作，並且自2018年以來一直在Facebook/Meta公司工作。

Jin Hu是美國密歇根大學計算機科學與工程（CSE）系的博士生。之後，她先後在IBM公司（2013～2017年）、Bloomberg公司（2017～2019年）和Two Sigma Insurance Quantified（TSIQ）公司（自2019年以來）工作。

序

第2版前言

第1版前言

第1章緒論1

1.1電子設計自動化（EDA）1

1.2 VLSI設計流程4

1.3 VLSI設計模式8

1.4版圖層和設計規則12

1.5物理設計優化14

1.6算灋複雜度15

1.7圖論術語17

1.8常用EDA術語20

參考文獻22

第2章網表和系統劃分23

2.1引言23

2.2術語24

2.3優化目標25

2.4劃分算灋25

2.4.1 Kernighan–Lin（KL）算灋25

2.4.2擴展的KL算灋29

2.4.3 Fiduccia- Mattheyses（FM）算灋30

2.5多級劃分框架36

2.5.1結群37

2.5.2多級劃分37

第2章練習38

參考文獻39

第3章晶片規劃40

3.1布圖規劃介紹41

3.2布圖規劃的優化目標42

3.3術語43

3.4布圖的表示45

3.4.1從布圖到一個約束圖對45

3.4.2從布圖到一個序列對47

3.4.3從序列對到一個布圖47

3.5布圖規劃算灋52

3.5.1布圖尺寸變化52

3.5.2群生長56

3.5.3模擬退火60

3.5.4集成布圖規劃算灋63

3.6引脚分配63

3.7電源和地線佈線67

3.7.1電源和地線網分佈設計67

3.7.2平面佈線68

3.7.3網格佈線69

第3章練習71

參考文獻72

第4章全域和詳細佈局74

4.1引言74

4.2優化目標75

4.3全域佈局81

4.3.1最小割佈局82

4.3.2解析佈局88

4.3.3模擬退火95

4.3.4現代佈局算灋97

4.4合法化和詳細佈局99

第4章練習100

參考文獻101

第5章全域佈線104

5.1引言104

5.2術語和定義106

5.3優化目標108

5.4佈線區域的表示110

5.5全域佈線流程112

5.6單網佈線112

5.6.1矩形佈線112

5.6.2連通圖中的全域佈線117

5.6.3用Dijkstra算灋找最短路徑121

5.6.4用A*蒐索算灋找最短路徑126

5.7全網表佈線127

5.7.1整數線性規劃佈線127

5.7.2拆線重布（RRR）130

5.8現代全域佈線132

5.8.1模式佈線133

5.8.2協商擁塞佈線133

第5章練習134

參考文獻135

第6章詳細佈線137

6.1術語137

6.2水准和垂直約束圖140

6.2.1水准約束圖140

6.2.2垂直約束圖141

6.3通道佈線算灋142

6.3.1左邊算灋142

6.3.2 Dogleg佈線145

6.4開關盒佈線147

6.4.1術語148

6.4.2開關盒佈線算灋148

6.5 OTC與全域單元佈線算灋150

6.5.1 OTC佈線方法151

6.5.2 OTC佈線算灋151

6.6詳細佈線的現代挑戰152

第6章練習154

參考文獻155

第7章特殊佈線157

7.1區域佈線157

7.1.1簡介157

7.1.2線網順序159

7.2非Manhattan佈線161

7.2.1八向Steiner樹161

7.2.2八向迷宮蒐索163

7.3時鐘佈線163

7.3.1術語164

7.3.2時鐘樹佈線問題的提出166

7.4現代時鐘樹綜合168

7.4.1構建全域零偏移時鐘樹168

7.4.2含擾動時鐘樹緩衝插入175

第7章練習178

參考文獻179

第8章時序收斂181

8.1引言181

8.2時序分析和效能約束183

8.2.1靜態時序分析184

8.2.2使用零鬆弛算灋進行時延預算188

8.3時序驅動佈局192

8.3.1基於線網的科技193

8.3.2在線性規劃的佈局中使用STA 195

8.4時序驅動佈線196

8.4.1有界半徑有界代價算灋197

8.4.2 Prim-Dijkstra算灋的折衷198

8.4.3源-匯時延的最小化199

8.5物理綜合201

8.5.1改變門大小201

8.5.2緩衝插入202

8.5.3網表重構203

8.6效能驅動設計流程206

8.7結論213

第8章練習215

參考文獻216

第9章附錄218

9.1在物理設計中的機器學習218

9.1.1介紹218

9.1.2機器學習：在物理設計中的前景與挑戰218

9.1.3標準機器學習應用219

9.1.4物理設計的機器學習現狀220

9.1.5未來發展223

9.2章節練習的答案223

9.2.1第2章：網表和系統劃分223

9.2.2第3章：晶片規劃226

9.2.3第4章：全域和詳細佈局229

9.2.4第5章：全域佈線232

9.2.5第6章：詳細佈線235

9.2.6第7章：特殊佈線239

9.2.7第8章：時序收斂247

9.3 CMOS單元佈局示例251

參考文獻253

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【專用集成電路低功耗入門：分析、科技和規範】

內容簡介

《專用集成電路低功耗入門：分析、技術和規範》重點關注CMOS數位專用集成電路（ASIC）設備，集中探討了三個主要內容：如何分析或量測功耗，如何為設備指定功耗意圖，以及可以用什麼科技最小化功耗。《專用集成電路低功耗入門：分析、技術和規範》採用易於閱讀的風格編寫，章節間幾乎沒有依賴關係，讀者可以直接跳到感興趣的章節進行閱讀。本書起始章節主要介紹如何量測功耗；隨後的章節介紹低功耗的實現策略；尤其在最後，還介紹了可用於描述功耗意圖的語言。

《專用集成電路低功耗入門：分析、技術和規範》適合從事晶片設計或具備邏輯設計背景的工程技術人員閱讀，也可作為高等院校集成電路科學與工程、電子科學與科技、微電子學與固體電子學等專業的高年級大學生和研究生的教材和參考書。

作者簡介

Rakesh Chadha是一名資深電腦輔助工程與設計專家，擁有逾25年的專業經驗，其中18年深耕於項目領導與科技管理領域。他在Sematech項目中的晶片寄生效應選取和信號完整性驗證方面，首長時序和信號完整性工作。他是eSilicon公司的設計技術總監，負責複雜的SOC設計方法學。

J. Bhasker是硬體描述語言和RTL綜合領域的著名專家。他曾是兩個工作組（IEEE 1076.6 VHDL綜合工作組和IEEE 1364.1 Verilog綜合工作組）的主席，並於2005年獲得了IEEE電腦協會的傑出貢獻獎。他是eSilicon公司的架構師，負責許多複雜設計的時序驗證工作。

前言

致謝

第1章引言1

1.1什麼是功耗1

1.2為什麼功耗很重要2

1.3為什麼功耗越來越大2

1.4功耗去哪了3

1.5多少才算低4

1.6為什麼要量測5

1.7對設計複雜度的影響6

1.8本書概要7

第2章覈心邏輯中的功耗建模8

2.1數位設計中的功耗8

2.1.1使用理想開關的例子8

2.1.2 CMOS數位邏輯10

2.2動態或活動功耗14

2.2.1組合單元的活動功耗14

2.2.2時序單元的活動功耗17

2.2.3內部功耗對參數的依賴19

2.3洩漏功耗20

2.3.1對閾值電壓的依賴20

2.3.2對溝道長度的依賴20

2.3.3對溫度的依賴21

2.3.4對工藝的依賴21

2.3.5洩漏功耗建模22

2.4高級功耗建模23

2.4.1洩漏電流23

2.4.2動態電流24

2.5總結25

第3章輸入輸出和宏模塊中的功耗建模27

3.1記憶體宏模塊27

3.1.1動態或活動功耗28

3.1.2洩漏功耗31

3.2類比宏模塊中的功耗33

3.3輸入輸出緩衝器的功耗34

3.3.1通用的數位輸入輸出模塊34

3.3.2帶終端的高速輸入輸出模塊40

3.4總結44

第4章ASIC中的功耗分析45

4.1什麼是開關活動性45

4.1.1靜態概率46

4.1.2翻轉率46

4.1.3實例46

4.2基本單元和宏模塊的功耗計算47

4.2.1 2輸入反及閘單元的功耗計算47

4.2.2觸發器單元的功耗計算53

4.2.3記憶體宏模塊的功耗計算56

4.3在模塊或晶片級指定活動性59

4.3.1默認全域活動性或非向量59

4.3.2通過輸入傳播活動性59

4.3.3 VCD 60

4.3.4 SAIF 62

4.4晶片級功耗分析65

4.4.1選擇PVT角65

4.4.2功耗分析65

4.5總結66

第5章電源管理的設計意圖68

5.1電源管理要求68

5.2電源域69

5.2.1電源域狀態70

5.3用於電源管理的特殊單元71

5.3.1隔離單元71

5.3.2電平移位器73

5.3.3使能電平移位器76

5.3.4電源開關77

5.3.5常開單元81

5.3.6保持單元83

5.3.7時鐘門控單元86

5.3.8標準單元90

5.3.9雙軌記憶體92

5.4總結93

第6章低功耗的架構科技94

6.1總體目標94

6.1.1影響功耗的參數95

6.2動態頻率96

6.3動態電壓縮放97

6.4動態電壓和頻率縮放98

6.5降低電源電壓98

6.6結構級時鐘門控99

6.7電源門控100

6.7.1狀態保持101

6.7.2粗細微性和細粒度電源門控102

6.8多電壓103

6.8.1優化電平移位器104

6.8.2優化隔離單元105

6.9優化記憶體功耗106

6.9.1對記憶體訪問進行分組106

6.9.2避免使能引脚上的冗餘活動108

6.10操作數隔離109

6.11設計的工作模式110

6.12 RTL科技110

6.12.1最小化翻轉次數111

6.12.2資源共亯111

6.12.3其他112

6.13總結112

第7章低功耗實現科技113

7.1工藝節點與庫的權衡113

7.2庫的選擇114

7.2.1多閾值電壓單元114

7.2.2多溝道單元115

7.3時鐘門控117

7.3.1功耗驅動的時鐘門控118

7.3.2降低時鐘樹功耗的其他科技119

7.4時鐘門控對時序的影響120

7.4.1單級時鐘門控120

7.4.2多級時鐘門控122

7.4.3尅隆時鐘門控123

7.4.4合併124

7.5門級功耗優化科技124

7.5.1使用複雜單元125

7.5.2調節單元尺寸125

7.5.3設定適當的壓擺率125

7.5.4引脚互換126

7.5.5因式分解126

7.6睡眠模式的功耗優化127

7.6.1通過背偏壓减少洩漏127

7.6.2關閉不活動的區塊128

7.6.3記憶體的睡眠和關機模式132

7.7自我調整工藝監控135

7.8去耦電容和洩漏136

7.9總結136

第8章UPF功耗規範137

8.1設定範圍138

8.2創建電源域138

8.3創建供電埠139

8.4創建供電網絡140

8.5連接供電網絡140

8.6域的主電源141

8.7創建電源開關141

8.8映射電源開關142

8.9供電埠的狀態142

8.10電源狀態錶143

8.11電平移位器規格144

8.12隔離策略146

8.13保持策略147

8.14映射保持寄存器148

8.15 Mychip實例149

第9章CPF功耗規範154

9.1簡介154

9.2庫命令155

9.2.1定義常開單元155

9.2.2定義全域單元155

9.2.3定義隔離單元156

9.2.4定義電平移位器單元156

9.2.5定義開放源極輸入引脚157

9.2.6定義焊盤單元157

9.2.7定義電源鉗比特單元158

9.2.8定義電源鉗比特引脚158

9.2.9定義電源開關單元158

9.2.10定義相關電源引脚159

9.2.11定義狀態保持單元160

9.3電源模式命令160

9.3.1創建模式160

9.3.2創建電源模式161

9.3.3指定電源模式轉換管道161

9.3.4設定電源模式控制組162

9.3.5結束電源模式控制組設定163

9.4設計和實現約束163

9.4.1創建分析視圖163

9.4.2創建偏壓網絡163

9.4.3創建全域連接164

9.4.4創建接地網絡164

9.4.5創建隔離規則164

9.4.6創建電平移位器規則165

9.4.7創建標稱條件165

9.4.8創建操作角166

9.4.9創建焊盤規則166

9.4.10創建電源域167

9.4.11創建電源網絡168

9.4.12創建電源開關規則168

9.4.13創建狀態保持規則169

9.4.14定義庫集合170

9.4.15標識常開驅動器170

9.4.16標識電源邏輯

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